華為在 ISCAS 2026 公布的「τ 定律」（Tau Scaling Law）本質上是從「幾何縮小」轉向「時間縮短」的系統級縮放框架，核心是用壓縮訊號傳播與運算時間來取代單純追求更小的晶體管尺寸。
從摩爾定律到「τ 定律」
摩爾定律以「單位面積晶體管數量隨時間倍增」為指標，本質依賴幾何線寬縮小與先進製程（EUV、High‑NA）。
在製程微縮遇到物理與經濟瓶頸、且華為被鎖在 DUV 範圍下，τ 定律提出：進步的衡量標準改為縮短系統關鍵路徑的時間常數 τ（delay），不必執著於線寬節點。
「τ 定律」的核心概念
官方表述是「以時間（τ）縮放取代幾何縮放」，目標是降低訊號在電晶體、金屬線、模組與系統之間傳播所需的延遲，進而同步提升性能、能效與等效晶體管密度。
在實務上，華為把 τ 拆解到多層級：器件與佈線的 RC、電路與版圖的關鍵路徑、晶片內 NoC 與快取階層、晶片到晶片、乃至整個系統的通訊延遲，強調「跨層協同優化」。
LogicFolding：把「時間縮放」寫進版圖
LogicFolding 是把 τ 定律實體化的 3D 硬體架構：不再只在 2D 平面上攤開邏輯，而是用混合鍵合（hybrid bonding）把邏輯層折疊、堆疊，讓關鍵邏輯與快取距離更短。
傳統 SoC 裡，時序瓶頸常來自長距離金屬線的 RC 負載；LogicFolding 透過把邏輯 block 往上「折」，大幅縮短關鍵路徑佈線長度與扇出負載，直接對 τ 開刀，而不是勉強往更細製程節點擠。
3D 堆疊與記憶體層級設計
華為展示的 3D 結構分成計算層、快取層、HBM/記憶體層、Interposer/RDL 等，導入 2.5D/3D IC 與 hybrid bonding，把運算與記憶體縱向整合，減少頻繁跨封裝走線。
官方宣稱藉由這種 3D 邏輯與記憶體整合，加上統一匯流排（UnifiedBus）等系統級連線架構，可在不使用 EUV 的前提下，把等效晶體管密度與能效推升到未來 1.4 nm 節點的水準。
UnifiedBus 與系統級延遲壓縮
UnifiedBus 被描述為一種面向多晶片、SuperPoD 等大系統的統一互連協定，目標是簡化 CPU、NPU、記憶體、網路等模組之間的資料路徑，減少協定冗餘與 hop 數。
這種設計延伸了 τ 定律的邏輯：不只關心單顆晶片內的延遲，而是把「時間縮放」推到整個系統與資料中心維度，用通訊延遲的壓縮來換整體算力與能效。
到 2031 年的「1.4 nm 等效」路線圖
華為在多份對外說明中，明確寫出目標：到 2031 年，基於 τ 定律與 LogicFolding 的高階晶片，可達到相當於 14 Å（約 1.4 nm）製程的晶體管密度。
公開數字顯示，相對現有設計，該架構最高可帶來約 55% 的晶體管密度提升與約 41% 的功耗效率改善，這些增益主要來自 3D 堆疊、短佈線與系統級延遲削減，而非線寬再縮一代。
量產進度與商用落地
何庭波表示，過去六年已經基於 τ 定律的理念設計並量產 381 款晶片，涵蓋手機 SoC、AI/EI 計算與通訊晶片等領域，用來證明此路線並非純概念。
預計今年秋季推出的新一代 Kirin 旗艦手機 SoC，將會率先全面導入 LogicFolding 架構，外界預期將在單位面積算力與能效上，對傳統同製程 SoC 形成壓力。
對產業與投資的意涵
τ 定律與 LogicFolding 不是「殺死 EUV」，而是給被製程封鎖的一方一條「繞道而行」的技術與疊代敘事，同時強化 3D IC、先進封裝、混合鍵合與 EDA 多物理場協同的重要性。
對全球供應鏈來說，這一套路線如果真能規模化，意味著：先進封裝設備（混合鍵合、測試、RDL）、高頻高速材料、3D IC EDA 以及 DUV 產能本身，都可能成為新增的景氣循環樞紐，而不只是單一先進邏輯製程節點。
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